clock-verilog
所属分类：VHDL/FPGA/Verilog
开发工具：VHDL
文件大小：18KB
下载次数：7
上传日期：2013-08-21 23:29:24
上 传 者：
xiadafang
说明： 数字钟，功能：12时/24时切换显示，校时,时间很准（4位数码管显示），内含sof，pof，tcl，四个文件，在开发板C1上已实现
(digital clock ，verilog)
文件列表:
digital clock\shuzizhong.pof (131258, 2013-08-21)
digital clock\shuzizhong.sof (74078, 2013-08-21)
digital clock\shuzizhong.tcl (985, 2013-08-21)
digital clock\shuzizhong.v (3774, 2013-08-21)
digital clock (0, 2013-08-21)
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