add_16_pipe
所属分类：VHDL/FPGA/Verilog
开发工具：Others
文件大小：1KB
下载次数：239
上传日期：2006-12-26 17:01:10
上 传 者：
qjyong
说明： 16位加法器的流水线计算,verilog代码，用于FPGA平台。
(16 pipelined adder, verilog code for the FPGA platform.)
文件列表:
add_16_pipe.v (1064, 2006-07-13)
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