RANGEN
所属分类：VHDL/FPGA/Verilog
开发工具：VHDL
文件大小：117KB
下载次数：32
上传日期：2013-10-21 17:55:01
上 传 者：
AiFlash
说明： 2011年全国大学生电子设计竞赛E题“简易数字信号传输性能分析仪”fpga的控制代码，verilog编写；包括了M序列及同步时钟的提取等所有程序。
(2011 National Undergraduate Electronic Design Contest E title "Simple digital signal transmission performance analyzer" fpga control code, verilog prepared including the M-sequence and synchronous clock extraction and all other programs.)
文件列表:
RANGEN (0, 2013-10-21)
RANGEN\DOC (0, 2013-08-19)
RANGEN\DOC\设计方案说明.docx (0, 2013-08-18)
RANGEN\RANGEN.asm.rpt (7206, 2013-08-21)
RANGEN\RANGEN.bsf (1993, 2013-08-20)
RANGEN\RANGEN.done (26, 2013-08-21)
RANGEN\RANGEN.fit.rpt (519540, 2013-08-21)
RANGEN\RANGEN.fit.smsg (314, 2013-08-21)
RANGEN\RANGEN.fit.summary (618, 2013-08-21)
RANGEN\RANGEN.flow.rpt (11713, 2013-08-21)
RANGEN\RANGEN.jdi (4074, 2013-08-21)
RANGEN\RANGEN.map.rpt (79036, 2013-08-21)
RANGEN\RANGEN.map.summary (476, 2013-08-21)
RANGEN\RANGEN.pin (33010, 2013-08-21)
RANGEN\RANGEN.qpf (1273, 2013-08-19)
RANGEN\RANGEN.qsf (6779, 2013-08-21)
RANGEN\RANGEN.sof (496595, 2013-08-21)
RANGEN\RANGEN.sta.rpt (803408, 2013-08-21)
RANGEN\RANGEN.sta.summary (1641, 2013-08-21)
RANGEN\RANGEN_stp.stp (267246, 2013-08-20)
RANGEN\RTL (0, 2013-08-21)
RANGEN\RTL\RANGEN.v (2634, 2013-08-21)
RANGEN\RTL\RANGEN.v.bak (2123, 2013-08-19)
RANGEN\RTL\clock_div.v (4404, 2013-08-21)
RANGEN\RTL\clock_div.v.bak (4140, 2013-08-20)
RANGEN\RTL\sigxnor.v (1549, 2013-08-21)
RANGEN\RTL\sigxnor.v.bak (1635, 2013-08-21)
RANGEN\RTL\synclk_buf.v (1476, 2013-08-21)
RANGEN\RTL\synclk_buf.v.bak (560, 2013-08-20)
RANGEN\clock_div.bsf (2193, 2013-08-20)
RANGEN\sigxnor.bsf (1972, 2013-08-21)
RANGEN\synclk_buf.bsf (1799, 2013-08-20)
RANGEN\top_Block.bdf (6569, 2013-08-21)
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