fir_finall
所属分类：VHDL/FPGA/Verilog
开发工具：MultiPlatform
文件大小：1KB
下载次数：151
上传日期：2007-01-10 11:09:45
上 传 者：
刘东1
说明： 用verilog编写的fir滤波器程序，开发环境可以用ise quartus或active hdl等
(verilog prepared with the fir filter process development environment can be used ise quartus or other active hdl)
文件列表:
fir_finall.v (2853, 2007-01-10)
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