jiaotongdeng
所属分类：VHDL/FPGA/Verilog
开发工具：VHDL
文件大小：1KB
下载次数：3
上传日期：2014-03-03 22:07:25
上 传 者：
wendaowendao
说明： 理想状态的四路交通灯设计，用CPLD/FPGA驱动的，时间可以更改。
(Ideal state of four traffic lights design, CPLD/FPGA-driven, time can be changed.)
文件列表:
jiaotongdeng.vhd (3509, 2012-12-14)
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