CLOCK_GENERATOR
所属分类：VHDL/FPGA/Verilog
开发工具：VHDL
文件大小：1KB
下载次数：3
上传日期：2014-06-22 17:50:53
上 传 者：
binbin0011
说明： 一个verilog时钟发生器源代码，能够满足最小时间间隔0.1ns的时钟计时要求。
(A clock generator verilog source code, to meet the minimum time interval of 0.1ns clock timing requirements.)
文件列表:
CLOCK_GENERATOR.V (2790, 2008-03-17)
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