tutorial_asic_v12_1
所属分类：VHDL/FPGA/Verilog
开发工具：PDF
文件大小：1563KB
下载次数：10
上传日期：2014-07-07 17:35:43
上 传 者：
yossonara
说明： tutorial_asic_v12_1
Digital Design Flow
Tutorial for EDA Tools:
Synopsys Design Compiler
Mentor Modelsim
Cadence SOC Encounter
文件列表:
tutorial_asic_v12_1.pdf (1780943, 2013-10-14)
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