clock_retrive_lsy
所属分类：VHDL/FPGA/Verilog
开发工具：VHDL
文件大小：1KB
下载次数：13
上传日期：2014-11-23 22:06:10
上 传 者：
莫名儿
说明： 用于E1接口数据时钟恢复，可提取相应的频率
(Using for E1 interface, support 2M frequency recovery and retime)
文件列表:
clock_retrive_lsy.vhd (1034, 2005-04-11)
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