Phase-Locked-Loop
所属分类：VHDL/FPGA/Verilog
开发工具：VHDL
文件大小：391KB
下载次数：5
上传日期：2014-12-30 19:01:22
上 传 者：
krishna24
说明： PLL CODE IN VERILOG DESIGN
文件列表:
cppll.mdl (37898, 2007-04-20)
dpll.mdl (45910, 2007-05-04)
dpll_fixpt.mdl (46721, 2007-04-20)
html\fixpttool.jpg (238484, 2007-05-04)
html\plldemo.html (38042, 2007-05-04)
html\plldemo.png (4347, 2007-05-04)
html\plldemo_01.png (9728, 2007-05-04)
html\plldemo_02.png (6033, 2007-05-04)
html\plldemo_03.png (5134, 2007-05-04)
html\plldemo_04.png (8169, 2007-05-04)
html\plldemo_05.png (8519, 2007-05-04)
html\plldemo_06.png (14397, 2007-05-04)
html\plldemo_07.png (10221, 2007-05-04)
html\plldemo_08.png (8674, 2007-05-04)
html\plldemo_09.png (5169, 2007-05-04)
html\plldemo_10.png (9645, 2007-05-04)
html\plldemo_11.png (6896, 2007-05-04)
html\plldemo_eq79689.png (5358, 2007-05-04)
html\pfd.jpg (14387, 2007-04-20)
html\Thumbs.db (43520, 2007-05-04)
linearpll.mdl (31431, 2007-05-04)
plldemo.m (16037, 2007-05-04)
powerpll.mdl (47261, 2007-04-27)
license.txt (1528, 2014-02-12)
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