VHDL-jishushizhong
所属分类：VHDL/FPGA/Verilog
开发工具：Others
文件大小：2KB
下载次数：3
上传日期：2007-05-05 10:23:37
上 传 者：
seucaoxi2007
说明： 这是一个用VHDL编的一个计数时钟的设计,程序各个模块都有,希望和大家多多交流
(This is an addendum to the VHDL a clock counting the design, each module has procedures, and we hope to conduct more exchanges)
文件列表:
VHDL-jishushizhong.txt (8785, 2007-05-05)
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