VERILOGCOMP
所属分类:VHDL/FPGA/Verilog
开发工具:Others
文件大小:7KB
下载次数:53
上传日期:2007-06-21 17:47:34
上 传 者:
edunm
说明: 设计一个字节(8 位)比较器。
要求:比较两个字节的大小,如a[7:0]大于 b[7:0]输出高电平,否则输出低电平,改写测试
模型,使其能进行比较全面的测试 。
(design a byte (8) for comparison. Requirements : To compare the size of two bytes, as a greater than [7:0] b [7:0] output margin. Otherwise, low-level output, rewritten test model, in order to enable them to conduct more comprehensive tests.)
文件列表:
VERILOGCOMP.doc (26112, 2007-06-21)
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