89_full_adder
所属分类：VHDL/FPGA/Verilog
开发工具：Others
文件大小：4KB
下载次数：8
上传日期：2007-07-13 20:47:48
上 传 者：
ssw1983
说明： full adder设计代码，verilog 语言描述，通过modelsim 仿真，quartus综合
(full adder design code, verilog language to describe, through the ModelSim simulation, quartus integrated)
文件列表:
89_full_adder\89_Full_adder.vhd (1649, 2003-02-17)
89_full_adder\89_full_adder_stim.vhd (6336, 2003-02-17)
89_full_adder\89_pack_2_0.vhd (18622, 2003-02-17)
89_full_adder (0, 2003-03-30)
请注意:
第78例到第89例是一个芯片完整描述的各个部分,但是
它们的源描述所使用的包的源描述超过了演示版限制的300行,
目前不能进行编译与模拟,
如果您需要对其进行编译与模拟,请与北京理工大学
ASIC研究所联系,获取Talent系统的完全版本.
联系方法:
电话:010-68912434
信函:北京理工大学ASIC研究所 刘明业 教授收
邮编:100081
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