时钟分频
3JY 

所属分类VHDL/FPGA/Verilog
开发工具:Quartus II
文件大小:2KB
下载次数:1
上传日期:2018-05-22 15:45:07
上 传 者就像在加州
说明:  实现时钟分频,单脉冲,计数器,并显示数码管。锁定,按键增加
(Achieve the clock frequency division, monopulse, counter, and display digital tube. Lock, button increase)

文件列表
clk_div.v, 2068 , 2018-04-03
counter.v, 547 , 2018-04-03
debounce.v, 598 , 2018-04-03
dec_7seg.v, 922 , 2018-04-03
onepulse.v, 925 , 2018-04-03
verilog_tst1.v, 675 , 2018-04-03

近期下载者

相关文件

评论我要评论

收藏者