pluse
pa8 6EM4 

所属分类VHDL/FPGA/Verilog
开发工具:Verilog
文件大小:3KB
下载次数:2
上传日期:2018-05-22 16:38:27
上 传 者yisuoyanyu96
说明:  用verilog实现脉宽调制,包含时钟分频等
(Use verilog to realize pulse width modulation, including clock divider.)

文件列表
pluse, 0 , 2018-05-22
pluse\pluse_width - 副本 (2).v, 1748 , 2016-12-01
pluse\pluse_width - 副本 (3).v, 1748 , 2016-12-01
pluse\pluse_width - 副本 (4).v, 1748 , 2016-12-01
pluse\pluse_width - 副本.v, 1748 , 2016-12-01
pluse\pluse_width.v, 1748 , 2016-12-01

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