培训代码

所属分类VHDL/FPGA/Verilog
开发工具:Verilog
文件大小:2KB
下载次数:0
上传日期:2020-01-14 00:02:24
上 传 者来战何人
说明:  使用Verilog语言编程实现用有限状态机实现序列检测、全加器、AD转换等功能
(Sequence detection with finite state machine)

文件列表:[举报垃圾]
adder.v, 341 , 2014-11-11
AD转换.v, 10099 , 2014-11-11
freq_div.v, 549 , 2014-11-11
Read.txt, 86 , 2014-11-11
有限状态机.v, 1114 , 2014-11-11

近期下载者

相关文件

评论我要评论

收藏者