DA_Test

所属分类VHDL/FPGA/Verilog
开发工具:Verilog
文件大小:11045KB
下载次数:1
上传日期:2020-03-29 22:36:29
上 传 者ITANGTANGI
说明:  基于CycloneV FPGA与电阻网络的数模转换器代码,能够实现键控更改频率,通过ROM IP核存储波形数据。
(Digital to analog converter code based on cyclonev FPGA and resistance network can realize keying change frequency and store waveform data through ROM IP core.)

文件列表:[举报垃圾]
.qsys_edit, 0 , 2019-03-29
.qsys_edit\filters.xml, 66 , 2019-03-29
.qsys_edit\preferences.xml, 347 , 2019-03-29
c5_pin_model_dump.txt, 4875 , 2019-04-10
CLK_Div.bsf, 2024 , 2019-03-29
CLK_Div.v, 443 , 2019-04-02
CLK_Div.v.bak, 951 , 2019-03-29
CLK_Gen_Verilog.bsf, 2033 , 2019-03-29
CLK_Gen_Verilog.v, 918 , 2019-04-03
CLK_Gen_Verilog.v.bak, 914 , 2019-03-21
DA_Test.bdf, 10310 , 2019-04-02
DA_Test.qpf, 1318 , 2019-03-29
DA_Test.qsf, 4898 , 2019-04-10
DA_Test.qws, 48 , 2019-07-31
db, 0 , 2019-07-31
db\.cmp.kpt, 1002 , 2019-04-10
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db\altsyncram_bjg1.tdf, 10302 , 2019-04-02
db\altsyncram_jjg1.tdf, 10291 , 2019-03-29
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db\DA_Test.(1).cnf.hdb, 1067 , 2019-04-02
db\DA_Test.(10).cnf.cdb, 9754 , 2019-04-10
db\DA_Test.(10).cnf.hdb, 2136 , 2019-04-10
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db\DA_Test.(12).cnf.hdb, 703 , 2019-04-02
db\DA_Test.(13).cnf.cdb, 7531 , 2019-04-02
db\DA_Test.(13).cnf.hdb, 1605 , 2019-04-02
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db\DA_Test.cyclonev_io_sim_cache.ii_85c_slow.hsd, 1500565 , 2019-04-10
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db\DA_Test.smart_action.txt, 6 , 2019-04-10
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