代码

所属分类VHDL/FPGA/Verilog
开发工具:Verilog
文件大小:576KB
下载次数:0
上传日期:2020-04-14 11:28:58
上 传 者elen12
说明:  一个用硬件描述语言verilog实现的同步清零的模55计数器。
(A module 55 counter of synchronous zero clearing realized by Verilog.)

文件列表:[举报垃圾]
代码, 0 , 2020-04-14
代码\Verilog学习笔记.docx, 597521 , 2020-04-03
代码\代码.txt, 1227 , 2020-03-20

近期下载者

相关文件

评论我要评论

收藏者