uart_ip_send&&recv_xilinx_fifo

所属分类VHDL/FPGA/Verilog
开发工具:Verilog
文件大小:6KB
下载次数:1
上传日期:2020-04-17 00:08:35
上 传 者小斌哥哥9
说明:  带FIFO的uart收发程序,在xilinx kintex7上已经验证
(test boundrate is 921600)

文件列表:[举报垃圾]
detect_module.v, 563 , 2010-08-15
rx_bps_module.v, 802 , 2020-03-30
rx_control_module.v, 1562 , 2020-01-07
rx_interface.v, 2401 , 2020-04-01
rx_module.v, 1624 , 2020-04-01
rx_tx_interface_demo.v, 4364 , 2020-04-01
tx_bps_module.v, 810 , 2020-03-30
tx_control_module.v, 1300 , 2020-01-07
tx_interface.v, 2023 , 2020-03-27
tx_module.v, 967 , 2020-03-27

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