fenpin1
所属分类：VHDL/FPGA/Verilog
开发工具：VHDL
文件大小：1KB
下载次数：31
上传日期：2008-04-23 08:52:27
上 传 者：
wxwx
说明： VHDL分频器，利用分频比较错法，要实现K=324/28=8.3571428571...的分频周期为28，18个8分频和10个9分频循环，所以设一个０到２7的循环计数器，每当1、4、7、10、13、16、19、22、27时进行9分频，其他时为8分频；为使占空比尽量接近50％，需要在每一个8或9分频中设定一下输出几个时钟的0和1。
(err)
文件列表:
fenpin1.vhd (1638, 2007-09-14)
fenpin.vhd (407, 2008-04-23)
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