d11
所属分类：VHDL/FPGA/Verilog
开发工具：VHDL
文件大小：3KB
下载次数：10
上传日期：2008-06-04 16:30:55
上 传 者：
no name
说明： 用层次化设计完成倒计时装置
输入：16位二进制倒计时起始数字、倒计时起始数字的输入使能信号、
倒计时开始信号、复位信号、1MHz时钟信号、10Hz时钟信号。
输出：数码管数据信号及宣统信号，倒计时结束信号。
(Hierarchical design is completed using the countdown device type: 16-bit binary countdown start figures, starting the countdown to enable the digital input signal, the countdown began to signal, reset signal, 1MHz clock signal, 10Hz clock signal. Output: digital control data signals and Xuantong signals, signals the end of the countdown.)
文件列表:
control.vhd (1290, 2008-04-29)
counter.vhd (1030, 2008-04-29)
d11.vhd (2196, 2008-04-29)
display.vhd (2393, 2008-04-29)
input.vhd (1867, 2008-04-29)
近期下载者：
相关文件：
收藏者：