adc_verilog
所属分类：VHDL/FPGA/Verilog
开发工具：VHDL
文件大小：3KB
下载次数：190
上传日期：2008-07-02 08:14:42
上 传 者：
sirc
说明： adc verilog
用verilog编写的sigma-delta adc例子
应用在计量类adc产品
(adc verilog Verilog prepared using sigma-delta adc examples used in the measurement adc Product category)
文件列表:
combfilter_wrap.vhd (1599, 2007-04-26)
COMBFILTER_tb.v (1252, 2007-04-19)
ndiff.v (286, 2007-04-19)
ninter.v (280, 2007-04-19)
combfilter.v (2245, 2007-04-25)
//read memory data
//If en=1,the initial counter automatic increases and data stream output with
// the posedge clk
`define MAX_SIZE 1000010
module memory(data,clk,cs);
output data;
input clk;
input cs;
reg data;
reg mem[1:`MAX_SIZE];
integer counter;
//read memory file
initial begin
data =0;
counter =0;
$readmemb("modulate.rom",mem);
end
always @(posedge clk)begin
if(counter>`MAX_SIZE)
$finish;
if(cs)begin
counter=counter+1;
data=mem[counter];
end
end
endmodule
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