rece_7E
所属分类：VHDL/FPGA/Verilog
开发工具：Others
文件大小：2KB
下载次数：139
上传日期：2008-07-03 09:36:05
上 传 者：
lscql
说明： HDLC控制接收数据开始标志7E和去零模块，用于FPGA与E1相接，Verilog HDL语言编写
(HDLC control began to receive data to the zero mark 7E and modules for use in FPGA and E1 phase, Verilog HDL language)
文件列表:
rece_7E.v (6827, 2008-04-01)
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