Verilog_Design
所属分类：VHDL/FPGA/Verilog
开发工具：VHDL
文件大小：3KB
下载次数：16
上传日期：2008-09-04 17:32:31
上 传 者：
leniux
说明： Clock_Dithering_Verilog this is a Clock u_dither, 大家想要做Verilog去抖动的可以参考.
(Clock_Dithering_Verilog this is a Clock u_dither, everybody want to make Verilog-jitter can refer to.)
文件列表:
Verilog_Design\counter_dec.v (1101, 2005-08-15)
Verilog_Design\DECR.v (286, 2005-08-15)
Verilog_Design\INCR.v (206, 2005-08-15)
Verilog_Design\Mask.v (139, 2005-07-28)
Verilog_Design\Stepper.v (1544, 2005-08-15)
Verilog_Design\Top_Tuner.v (1882, 2005-08-26)
Verilog_Design (0, 2005-08-26)
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