Verilog_Design

所属分类VHDL/FPGA/Verilog
开发工具:VHDL
文件大小:3KB
下载次数:16
上传日期:2008-09-04 17:32:31
上 传 者leniux
说明:   Clock_Dithering_Verilog this is a Clock u_dither, 大家想要做Verilog去抖动的可以参考.
(Clock_Dithering_Verilog this is a Clock u_dither, everybody want to make Verilog-jitter can refer to.)

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Verilog_Design
..............\counter_dec.v
..............\DECR.v
..............\INCR.v
..............\Mask.v
..............\Stepper.v
..............\Top_Tuner.v

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