divider
所属分类：VHDL/FPGA/Verilog
开发工具：VHDL
文件大小：1KB
下载次数：4
上传日期：2008-11-13 10:59:09
上 传 者：
Tomy Lee
说明： 该模块为分频器，将1KHZ的时钟频率分频成每分钟一次的时钟频率
事实上，该源码可以实现任意整数的分频，主要让N的值设置好相应的数字
(The module for the divider, the clock frequency 1KHz frequency per minute into the first clock frequency In fact, the source can be any integer frequency, mainly to allow the value of N is set up the corresponding figure)
文件列表:
divider.vhd (1885, 2008-08-04)
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