multiply
所属分类:VHDL/FPGA/Verilog
开发工具:VHDL
文件大小:3KB
下载次数:7
上传日期:2008-12-30 20:51:33
上 传 者:
flounding
说明: 由verilog编写的乘法器,通过两个文件的调用实现。由于子模块的调用使得程序简化了许多。
(Prepared by the Verilog multiplier, through the realization of the two documents call. As the sub-modules to simplify the procedure call makes a lot.)
文件列表:
multiply.doc (21504, 2008-12-30)
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