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50M

时钟 clock vhdl verilog clock 分频 verilog Verilog dvi

所属分类：VHDL/FPGA/Verilog
开发工具：VHDL
文件大小：1KB
下载次数：190
上传日期：2009-05-30 10:47:21
上传者：lvy33

说明： verilog 语言写的分频模块，实现用50Mhz的时钟频率分出1hz的频率，也就是一秒的频率
(verilog language sub-frequency module, using the 50Mhz clock frequency 1hz separation, that is, the frequency of second)

文件列表:

50M分频器\DIV_50M_HZ.bsf (1582, 2008-11-20)
50M分频器\DIV_50M_HZ.v (226, 2008-11-20)
50M分频器 (0, 2009-05-24)

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