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除法器 除法 VHDL 除法器 vhdl 除法 除法器 VHDL 
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所属分类：VHDL/FPGA/Verilog
开发工具：VHDL
文件大小：5KB
下载次数：29
上传日期：2009-05-30 13:33:51
上 传 者：yooing
说明：  8位的除法器。用VHDL语言进行设计实现。
(8-bit divider. With VHDL design languages.)
文件列表:
divider.doc (25600, 2009-05-30)
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