FIFO
所属分类：VHDL/FPGA/Verilog
开发工具：VHDL
文件大小：2KB
下载次数：54
上传日期：2009-06-19 10:03:03
上 传 者：
yzfyzfyzf
说明： 用verilog实现异步FIFO，代码中有两个模块，使用时注意顶层模块和底层模块，用quartus2即可打开直接使用。
(Verilog using Asynchronous FIFO, the code has two modules, when the attention of top-level module and the bottom module, with direct access to open quartus2.)
文件列表:
wptr_full.v (832, 2006-12-05)
async_cmp.v (703, 2006-12-05)
async_fifo.v (1420, 2006-12-05)
dp_ram.v (516, 2006-12-05)
rptr_empty.v (799, 2006-12-05)
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