P1-2
所属分类：VHDL/FPGA/Verilog
开发工具：VHDL
文件大小：6KB
下载次数：22
上传日期：2009-06-28 16:13:32
上 传 者：
asunweet
说明： 用verilog实现的三位整数计算器，包括加减乘除法
(implementation of calculator in VERILOG)
文件列表:
P1-2\AP600.qsf (33626, 2009-06-03)
P1-2\AP600.v (10461, 2009-06-03)
P1-2 (0, 2009-06-03)
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