Multiple
所属分类：VHDL/FPGA/Verilog
开发工具：VHDL
文件大小：2KB
下载次数：4
上传日期：2009-07-09 19:58:00
上 传 者：
老王快跑
说明： 高效的乘法器设计，既节约面积，又提高性能，同时减少开发周期
(Efficient multiplier design, both to save space and improve performance while reducing the development cycle)
文件列表:
第16章 常用乘法器设计\basic_base2_mul.v (621, 2006-12-05)
第16章 常用乘法器设计\basic_base2_mul_seq.v (849, 2006-12-05)
第16章 常用乘法器设计\carry_save_mult.v (975, 2006-12-05)
第16章 常用乘法器设计\ripple_carry_mult.v (1018, 2006-12-05)
第16章 常用乘法器设计 (0, 2009-07-05)
近期下载者：
相关文件：
收藏者：