HG_chufaqi_clajiafaqi
所属分类：VHDL/FPGA/Verilog
开发工具：VHDL
文件大小：2KB
下载次数：50
上传日期：2009-07-23 11:46:22
上 传 者：
ohlove
说明： VHDL基-16位的无符号除法器，超前进位加法器可改位数。
(VHDL-based-16 bit unsigned divider, CLA can be the median.)
文件列表:
adder_cla316b.vhd (1893, 2009-05-26)
chufa3.vhd (4000, 2009-05-21)
adder_cla16b.vhd (1206, 2009-05-21)
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