delay_early_gate
所属分类：VHDL/FPGA/Verilog
开发工具：VHDL
文件大小：5KB
下载次数：61
上传日期：2009-07-27 23:20:02
上 传 者：
蜗牛伯爵
说明： 超前滞后锁相环，可以精确的是想符号同步的
采用V_LOG代码编写
可以直接使用
(Lead and lag phase-locked loop can be accurate is to synchronize the use of symbols V_LOG code can be directly used to prepare)
文件列表:
10-6\dearly_sub.v (1132, 2007-09-25)
10-6\dedds.v (1632, 2007-09-25)
10-6\delay_early_gate.v (1396, 2007-09-26)
10-6\de_mult.xco (1247, 2007-09-25)
10-6\eddds.xco (1240, 2007-09-25)
10-6\iir.v (1149, 2007-09-25)
10-6\iir1.v (1128, 2007-09-25)
10-6 (0, 2009-02-19)
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