median
所属分类:系统设计方案
开发工具:VHDL
文件大小:2KB
下载次数:114
上传日期:2009-11-04 15:04:05
上 传 者:
wenying151
说明: 中值滤波的实现,该代码使用的是verilog 语言
module median(clk,reset,load,din,mult,dout,over,a3,b3,c3,a2,b2,c2,a1,b1,c1)
(Median filter implementation, the code using verilog language module median (clk, reset, load, din, mult, dout, over, a3, b3, c3, a2, b2, c2, a1, b1, c1) )
文件列表:
median.v (13630, 2008-08-17)
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