seri-para
所属分类:VHDL/FPGA/Verilog
开发工具:VHDL
文件大小:183KB
下载次数:118
上传日期:2009-11-12 15:48:03
上 传 者:
tingxuesuyuan
说明: 串行数据经过串并转换成4位并行数据输出,而后再经过并串转换成串行数据输出,输出与输入相同,只是有延时
(After the serial data string and convert it into a 4-bit parallel data output, and then convert the string through and the serial data output, the output and input the same, but delayed)
文件列表:
串并-并串转换.doc (411136, 2009-11-12)
sptrans.qar (16980, 2009-11-12)
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