shuzizhongsheji
所属分类：VHDL/FPGA/Verilog
开发工具：VHDL
文件大小：157KB
下载次数：24
上传日期：2009-12-03 08:56:56
上 传 者：
xiaojiang_769292
说明： s1. 所设计数字钟具有“时”、“分”、“秒”的十进制数字显示（小时从00～23）。
2. 可以进行手动校时、校分功能。
3. 能进行整点报时。从59分51秒开始每隔2秒钟连续发出四次低音“嘟。嘟、嘟、嘟”，，最后一次发出高音“嗒”。此信号响起时即达整点。
(you can see see)
文件列表:
数电课程实验报告.doc (309760, 2009-10-23)
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