Mood 在 2017-09-24 01:46:06 上传
说明:this is Implementation of 4 to 1 Multiplexer in verilog language for embedded design systems
开发平台:Verilog | 大小:27KB | 下载0次
Mood 在 2017-09-24 01:42:07 上传
说明:Implementing a full adder in ModelSim by using Verilog Language
开发平台:Verilog | 大小:29KB | 下载0次
Reeves 在 2017-09-21 03:22:12 上传
说明:research SDN architecture NFV
开发平台:DOS | 大小:672KB | 下载0次
fatygr 在 2017-09-19 21:44:25 上传
说明:Mathematically, these types of problems are defined as constrained multiobjective optimization problems (CMOPs).
开发平台:Perl | 大小:661KB | 下载0次
stone%^_^ 在 2017-09-18 22:57:18 上传
说明:verilog 写的程序段,实现的功能是把bmp图像直接读到数组中。主要是用在仿真过程中,读取图像数据产生video激励用。 代码是个代码片段,只是读取bmp图像部分。 有分的觉得有用的话赏个分,没分的捧个场啦。
开发平台:Verilog | 大小:2KB | 下载1次
小陈3 在 2017-09-18 18:04:53 上传
说明:AD9361 IP核,Windows版本,Vivado2016.2
开发平台:Vivado | 大小:1703KB | 下载1次
小陈3 在 2017-09-18 18:03:46 上传
说明:AD9361 IP核,Linux版本,Vivado2016.2
开发平台:Vivado | 大小:911KB | 下载1次
小陈3 在 2017-09-18 18:02:47 上传
说明:AD9361 IP核,Windows版本,Vivado2015.2
开发平台:Vivado | 大小:1361KB | 下载0次
小陈3 在 2017-09-18 18:01:38 上传
说明:AD9361 IP核,Linux版本,Vivado2015.2
开发平台:Vivado | 大小:754KB | 下载0次
小陈3 在 2017-09-18 18:00:20 上传
说明:AD9361 IP核,Windows版本,Vivado2014.2
开发平台:Vivado | 大小:1310KB | 下载0次
鱼鱼鱼鱼 在 2017-09-18 15:33:39 上传
说明:实现巴克码简易频率计,富有代码,功能说明,可以参考
开发平台:WINDOWS | 大小:286KB | 下载1次
hfw6310 在 2017-09-17 21:13:51 上传
说明:编程基础包括一些实用例子,有中文注释,可以直接阅读
开发平台:Verilog | 大小:110KB | 下载2次
jyc 在 2017-09-17 02:05:01 上传
说明:这个是一个verilog程序,可以用spi读取sd卡中的内容,存到fifo中
开发平台:Verilog | 大小:13251KB | 下载1次
yisuoyanyuwhr 在 2017-09-15 11:06:59 上传
说明:用于国密4的加解密算法实现,采用verilog 语言,可进行vivado仿真,vivado版本是2013,结果经测试正常,适合从事相关行业的工作人员进行借鉴和开发。
开发平台:Verilog | 大小:23KB | 下载0次
Wav 在 2017-09-14 12:01:04 上传
说明:verilog调试,几个简单的小程序,方便测试
开发平台:WINDOWS | 大小:706KB | 下载0次
半岛铁盒 在 2017-09-14 10:26:41 上传
说明:异步FIFO的Verilog程序及其测试程序
开发平台:Verilog | 大小:67KB | 下载0次
wangshuo9242 在 2017-09-13 10:38:19 上传
说明:这是一个方波程序,在quartus平台编写,可以通过设置参数生成方波信号。
开发平台:Verilog | 大小:3091KB | 下载0次
digital_wang 在 2017-09-12 10:55:15 上传
说明:将《Verilog数字系统设计教程》(夏宇闻)一书中第15章的源代码进行了改进,由原来的8状态精简到6状态,同样可以实现要求的功能,对于重叠出现的特定序列也可以检测到。
开发平台:Verilog | 大小:1KB | 下载1次
digital_wang 在 2017-09-12 10:52:13 上传
说明:4X4位的无符号型阵列乘法器,可以提高乘法的运算速度
开发平台:Verilog | 大小:1KB | 下载0次
digital_wang 在 2017-09-12 10:49:43 上传
说明:16位原码乘法器,附带测试程序,实现两个16位的乘数相乘。
开发平台:Verilog | 大小:1KB | 下载0次
digital_wang 在 2017-09-12 10:44:18 上传
说明:用于检查数据的正确性。具体而言,在发送端,通过增加校验位,使有效数据位和校验位组成数据校验码;在接收端,根据接收的数据校验码判断数据的正确性。
开发平台:Verilog | 大小:1KB | 下载0次
星沉大海 在 2017-09-11 15:07:16 上传
说明:使用verilog编写的模块,输出1080p彩条测试视频,输入时钟频率可以为74.25M或者148.5M
开发平台:Verilog | 大小:1KB | 下载0次
wuduobo 在 2017-09-10 12:48:08 上传
说明:An example design of Zynq GPIO (zynq7010 board)
开发平台:Verilog | 大小:39402KB | 下载1次
10bul 在 2017-09-08 17:54:45 上传
说明:32bit ALU project source code
开发平台:Verilog | 大小:315KB | 下载0次
灵风轩允 在 2017-09-07 21:31:35 上传
说明:用verilog语言,在fpga上实现dds信号发生器,并在vga上显示出来
开发平台:Verilog | 大小:38377KB | 下载2次
tonykingzhao 在 2017-09-07 10:57:48 上传
说明:RGB转Ycbcr实验,基于av6045开发板例程。
开发平台:Verilog | 大小:4758KB | 下载1次
niaz 在 2017-09-06 23:22:45 上传
说明:THIS A I GR CODE G]T ANIM
开发平台:Asm | 大小:58KB | 下载0次
mohsin4096 在 2017-09-06 13:38:57 上传
说明:serial simulation receiver in verilog
开发平台:Verilog | 大小:2KB | 下载0次