Zgd007 在 2018-05-22 23:20:02 上传
说明:用Verilog写的SPI驱动,测试过可以正常通讯。测试的FPGA使用的是EP4CE15F23.供参考。如果使用中有问题,可以联系我。
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yisuoyanyu96 在 2018-05-22 16:38:27 上传
说明:用verilog实现脉宽调制,包含时钟分频等
开发平台:Verilog | 大小:3KB | 下载2次
就像在加州 在 2018-05-22 15:45:07 上传
说明:实现时钟分频,单脉冲,计数器,并显示数码管。锁定,按键增加
开发平台:Quartus II | 大小:2KB | 下载0次
PPPP1234 在 2018-05-22 11:18:47 上传
说明:verilog 异步FIFO分模块代码 可综合
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sayu 在 2018-05-21 13:48:28 上传
说明:led brink controller
开发平台:Verilog | 大小:646KB | 下载0次
ylyouxiang 在 2018-05-21 00:04:01 上传
说明:以太网IEEE802.3协议根据LAN的特点,把数据链路层分成LLC(逻辑链路控制)和MAC(介质访问控 制)两个子层.MAC层协议作为数据帧收发的基础,是以太网技术的核心,主要负责上层数据和物理层的数据流量 控制和数据流的检测、校验工作.介绍了基于FPGA的10MHz/100MHz以太网MAC控制器的设计,整个设计用 Verilog语言实现
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idsoft 在 2018-05-20 19:54:43 上传
说明:LED Verilog test, to test the FPGA using Verilog code on the altera FPGA board.
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laraib 在 2018-05-20 15:19:47 上传
说明:full subtractor in verilog
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laraib 在 2018-05-20 15:16:01 上传
说明:16bit priority encoder
开发平台:Verilog | 大小:554KB | 下载0次
laraib 在 2018-05-20 14:59:12 上传
说明:full adder using half adder instance
开发平台:Verilog | 大小:517KB | 下载0次
laraib 在 2018-05-20 14:56:14 上传
说明:multiplexer 8x1 through instantiation
开发平台:Verilog | 大小:529KB | 下载0次
asde198250 在 2018-05-20 10:20:28 上传
说明:图像压缩是图像处理中的一个重要课题,在减少图像尺寸以实时传输和存储方面起着非常重要的作用。许多标准推荐使用DWT进行图像压缩。DWT的计算复杂度对基于DWT的图像压缩算法的实时使用提出了重大挑战。在本文中,我们提出了一种改进的提升方案来计算近似和详细的DWT系数。修正的方程使用右移运算符和6位乘法器。计算中的层级减少到一个,从而最小化延迟和增加吞吐量。ViTEX-5 FPGA上实现的设计工作在180 MHz,功耗小于1W的功率。该设计占用了FPGA上不到1的LUT资源。所开发的体系结构适合于FPGA平台上的实时图像处理。
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空气蛹 在 2018-05-17 23:05:19 上传
说明:包含三个源码以及测试文件,一个是频率计一个是FIR滤波器,一个是巴克码序列检测器
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Hon123 在 2018-05-17 17:52:05 上传
说明:二选一多路选择器,含程序代码,含仿真波形图
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yangxuchen 在 2018-05-17 11:53:11 上传
说明:基于verilog的dds实现,可以实现正弦波、三角波和锯齿波,基于ISE14.7
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youshuai423 在 2018-05-17 09:42:46 上传
说明:用Altera公司的FPGA编写了一个上升延迟的程序,用于PWM控制时生成死区时间,防止上下管同时导通击穿
开发平台:Verilog | 大小:4892KB | 下载0次
lunaticlili 在 2018-05-17 09:17:34 上传
说明:通过串口调试程序输入字符串,进入FPGA开发板,通过VGA显示到液晶屏幕上
开发平台:VHDL | 大小:4575KB | 下载0次
youshuai423 在 2018-05-17 09:05:41 上传
说明:从外部传输1-9的数字给FPGA,处理后由数码管显示出来
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byronlee 在 2018-05-17 02:57:39 上传
说明:对verilog语言开发讲述的比较易懂详细。适合入门。
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小白龙008 在 2018-05-16 21:10:56 上传
说明:Verilog 设计低通滤波器电路t, 并用 Modesim 仿真, FPGA 综合.
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小白龙008 在 2018-05-16 21:05:35 上传
说明:Verilog设计巴克码电路,并用Modesim 仿真,FPGA综合
开发平台:VHDL | 大小:4606KB | 下载0次
ys1997 在 2018-05-16 17:26:52 上传
说明:通过基于LMS算法的Verilog程序的编写来实现自适应滤波器的功能
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liang643 在 2018-05-16 15:25:37 上传
说明:verilog 实现五级流水线CPU设计
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ranaihtsham 在 2018-05-16 11:02:45 上传
说明:These are verilog operators.
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WORLD_QU 在 2018-05-15 20:46:50 上传
说明:以1HZ的时钟作为基准信号,测量10HZ~10MHZ的频率。在电路中,采用8个级联的模10计数器进行计数,8个模10计数器分别输出第1位至第8位的8421BCD码。
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spinz 在 2018-05-15 20:10:51 上传
说明:基于verilog的FPGA数字时钟,用ISE建的工程
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雾雨Kirisame 在 2018-05-15 13:51:56 上传
说明:Verilog硬件编程,电子秒表实现,基于xilinx开发板实现。
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vokeal 在 2018-05-14 10:00:46 上传
说明:串行密码锁. 状态机实现. 实现了普通的密码登陆, 修改, 三次错误锁死, 管理员登录.
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dhjimr 在 2018-05-13 08:22:25 上传
说明:verilog code for manage camera fpga
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