说明：Trabalhos, Projetos, Exercícios e aulas realizados em VHDL na cadeira de Fundamentos de sistemas digitais, matéria do segundo semestre., stars:1, update:2024-04-23 15:20:34

说明：i2c master,, stars:0, update:2024-04-20 18:28:26

说明：Max Destil的高级VLSI设计课程项目组合。有关课程描述，请参阅链接。

说明：单周期、多周期和流水线中DFS搜索和RISC-V处理器的Verilog实现

说明：FPGA收发器

说明：闸门级Verilog程序、数据流和行为建模，使用用英特尔FPGA编写的测试台，使用ModelSim模拟器进行测试

说明：使用硬件和ModelSim实现不同的神经网络。

说明：计算机架构实验室-作业-2023年秋季

说明：基于RISC-V的执行单元

说明：这是一个独立的电子燃油喷射系统项目，继承了我们的sens i，NQA先生的经验。这个项目对...

说明：基于excel的界面，用于创建作物模型所需的输入文件

说明：用于将Mentor Graphics QuestaSim消息的输出着色的包装器。

说明：ieee_proposed，名称更改为floatfixlib，以与Quartus Prime Lite兼容，并支持fixed、float等。，

说明：Trabalhos，Projetos，Exercícios e aulas realizados em VHDL na cadeira de Fundamentos de sismas digitais，matéria do segundo符号。，

说明：上的博客文章中使用的源代码，

说明：FPGA收发器，，

说明：使用Verilog设计了AHB-to-APB桥式控制器，并在ModelSIM上进行了仿真，

说明：Canny边缘检测算法在FPGA上实现，只使用Verilog代码，没有知识产权，使其方便地进行检测...，

说明：该存储库包含ModelSimPE VHDL（[甚高速集成电路]...，

说明：这是一个多核处理器，专门为使用Verilog HDL的矩阵乘法而设计。，

说明：在“Sistemi Digitali Integration”（集成数字系统）（Politecnico d...）课程期间进行的反射分析仪团队合作项目...，

说明：这是我的HDL代码页，我开始展示我的编码技能，并记录我的工作供未来参考。我在追我的桅杆...，

说明：设计了一个实时时钟模块，并在ModelSim中进行了仿真。使用的语言是Verilog HDL。，

说明：在本项目中，我们只关注多从常规模式。我们使用......设计并实现了SPI模块的以下组件...，

说明：ITESO与INTEL合作的Bootcamp Pre-Silion验证类家庭作业和项目库，

说明：来自公司的测试任务，

说明：利用ModelSim.中的有限状态机概念，设计并仿真了一种自动交通灯控制器。，

说明：Qazvin islamic azad大学LC实验室的verilog练习，

说明：用Verilog编程语言实现的AES加密和解密算法，

说明：IEEE 754标准