说明：多款 ad da 的spi'通用口的 verilog hdl 的配置源码。

说明：基于Quartus软件的FPGA串口收发功能测试代码，可实现上位机与FPGA开发板的串口发送和接收功能。

说明：FPGA使用verilog语言产生PWM信号，控制直流电机

说明：Basys3开发板的约束文件及相关资料，亲测可用

说明：Basys3入门指导手册，很好的资料，亲测有用

说明：basys数字钟工程，完整可以实现版本，亲测可用

说明：Basys 3 Electronic Fundamentals Course Experiment Official Guide Manual Engineering

说明：Basys 3数电基础课程实验官方指导手册

说明：实现串口通信uart的完整工程文件，包括RTL代码以及testbench文件。

说明：通过Verilog硬件描述语言，直接生成相联存储器，并得到仿真结果

说明：串口收发程序,包含一个顶层文件和收发两个模块,格式位起始位-八位数据-结束位.实测可用

说明：在FPGA或者数字IC前端设计中，经常会使用异步FIFO设计实现多bit数据的跨时钟域，但是FIFO的难点应该改是在于怎样判断FIFO的空/满状态以保证数据的安全性。为了在项目中保证FIFO数据正确的读写，不让FIFO出现读空或者写满的状态，除了保证FIFO的地址空间的大小，还需要利用read_empty、write_full保证数据安全。怎样判断FIFO的满/空就成了FIFO设计的核心问题。由于是连续变化的数据，因此可以使用格雷码实现不同时钟域下读写指针的传递，最终实现read_empty、write_full的控制。

说明：基于DDS的信号发生器，附带VGA显示功能。基于EP4C10E17芯片。

说明：Verilog book for student 2

说明：设计一个能测量方波信号的频率的频率计。 （2）测量的频率范围是0~999999Hz。 （3）结果用十进制数显示。

说明：CAMERA的时序控制程序，基于FPGA并行设计平台，入门级设计

说明：class17_TLC5620编辑设计，基于FPGA，入门级学习，开发代码

说明：verilog语言实现锁存器，可在quartusII运行

说明：verilog语言实现时钟信号，可在quartusII运行

说明：verilog语言实现D触发器，可在vivado运行

说明：可以通过本项目熟悉FPGA的开发过程，有文档资料。

说明：基于FPGA，利用verilog hdl 实现FPGA片内FIFO读写实验

说明：基于FPGA，利用verilog hdl语言实现PWM蜂鸣器实验

说明：基于FPGA,利用verilog hdl语言，实现数码管的扫描实验

说明：基于FPGA，用verilog hdl语言实现串口收发实验

说明：基于FPGA，利用verilog HDL语言实现按键消抖实验

说明：基于 FPGA 实时处理的双目测距系统案例工程文档