gangubai 在 2020-01-22 02:46:44 上传
说明:Digital System Design
开发平台:Verilog | 大小:381KB | 下载0次
L_King 在 2020-01-22 00:20:35 上传
说明:定时计数器, Verilog语言,FPGA
开发平台:Verilog | 大小:2KB | 下载0次
Salkal 在 2020-01-21 11:48:30 上传
说明:eeprom for stm8 arduino or stm
开发平台:UNIX | 大小:241KB | 下载0次
sazzad 在 2020-01-21 03:55:48 上传
说明:IP core for verilog core
开发平台:C++ Builder | 大小:668KB | 下载0次
L_King 在 2020-01-20 23:04:16 上传
说明:FPGA,1553B解码,Verilog语言
开发平台:Verilog | 大小:1KB | 下载0次
L_King 在 2020-01-20 23:02:31 上传
说明:FPGA, 1553B编码, Verilog语言
开发平台:Verilog | 大小:1KB | 下载0次
三雨 在 2020-01-20 03:31:22 上传
说明:采用Verilog设计2011年数字电路的竞赛题,有关图像处理方面
开发平台:Vivado | 大小:1835KB | 下载0次
三雨 在 2020-01-20 03:18:56 上传
说明:采用Verilog语言设计2016年的数字电路竞赛题,基本功能为高位元字节输入输出
开发平台:Vivado | 大小:1925KB | 下载0次
hlayumi 在 2020-01-17 13:47:27 上传
说明:hslogic算法仿真,基于FPGA的音乐产生器,可以播放动听的音乐。
开发平台:VHDL | 大小:1413KB | 下载1次
jonathanhe 在 2020-01-16 23:33:53 上传
说明:介绍了Displayport规格中lind training的背景研究,设计和实现。
开发平台:C/C++ | 大小:1903KB | 下载0次
奔跑蜗牛哥 在 2020-01-16 16:10:43 上传
说明:VGA数据转换HDMI数据,并行数据24位数据输入,4路oserdes高速串行接口输出
开发平台:Vivado | 大小:11KB | 下载0次
ming999 在 2020-01-14 16:50:15 上传
说明:Different switch states of the DIP switch control the 7-inch LCD screen to display moving 0V, 3.3V, square wave, triangle wave, sine wave or ADC to collect data.
开发平台:Verilog | 大小:16607KB | 下载0次
ming999 在 2020-01-14 16:45:25 上传
说明:The ultimate result of ultrasonic ranging shows that every 100ms, a high-pulse excitation of 10us required by an ultrasonic ranging module is generated, and the digitally displayed decimal distance data (unit mm) is displayed in decimal data using a digital tube.
开发平台:Verilog | 大小:34754KB | 下载0次
ming999 在 2020-01-14 16:41:57 上传
说明:5 channels of data + 1 channel of clock for LVDS data transmission and reception, to achieve cyclic transmission of fixed data, LVDS transmission parallel conversion, LVDS reception serial conversion, bit alignment processing and effective data frame analysis.
开发平台:Verilog | 大小:21569KB | 下载0次
ming999 在 2020-01-14 16:39:36 上传
说明:This example instantiates the DDR3 controller IP core module provided in Xilinx Vivado to achieve basic DDR3 reader operation. The simulation of the DDR3 IP core is achieved through an example of a test script automatically generated by the IP core.
开发平台:Verilog | 大小:48327KB | 下载0次
来战何人 在 2020-01-14 00:02:24 上传
说明:使用Verilog语言编程实现用有限状态机实现序列检测、全加器、AD转换等功能
开发平台:Verilog | 大小:2KB | 下载0次
wykay 在 2020-01-13 15:50:18 上传
说明:主要包含Xilinx FPGA DMA各类驱动
开发平台:C/C++ | 大小:11289KB | 下载0次
小明d1 在 2020-01-12 21:58:45 上传
说明:该模块用于实现了CRC_24校验码,输出CRC校验成功标志位,采用参数化设计,可以修改参数即可修改输入参数宽度以及输入数据个数
开发平台:Verilog | 大小:1KB | 下载0次
jayforgood 在 2020-01-11 23:42:48 上传
说明:Blink Without Delay Sometimes you need to do two things at once. For example you might want to blink an LED while reading a button press. In this case, you can't use delay(), because Arduino pauses your program during the delay(). If the button is pressed while Arduino is paused waiting for the delay() to pass, your program will miss the button press.
开发平台:C/C++ | 大小:15KB | 下载0次
王珊儿 在 2020-01-11 20:42:45 上传
说明:这是一个基于diamond开发环境的fpga程序,可以模拟心跳,闪烁灯
开发平台:Dev C++ | 大小:2KB | 下载0次
王珊儿 在 2020-01-11 20:41:04 上传
说明:这是一个基于quarter2开发环境的fpga程序,可驱动seg-led,实现功能
开发平台:Quartus II | 大小:3099KB | 下载0次
王珊儿 在 2020-01-11 20:40:01 上传
说明:这是一个基于quarter2开发环境的fpga程序,按下按键后蜂鸣器响
开发平台:Quartus II | 大小:3166KB | 下载0次
王珊儿 在 2020-01-11 20:39:03 上传
说明:这是一个基于quarter2开发环境的fpga程序,按下按键灯亮,可根据引脚配置暗灭
开发平台:Quartus II | 大小:4494KB | 下载0次
王珊儿 在 2020-01-11 20:34:42 上传
说明:这是一个 基于quarter2开发环境的流水灯程序,芯片选择的是英特尔,可看原理图更换引脚配置
开发平台:Quartus II | 大小:6060KB | 下载0次
zjohn1998 在 2020-01-11 17:49:55 上传
说明:将随机序列编写为NRZ序列,分频之后编码为CMI编码,之后进行CMI解码。运行环境QuartusII12.0 文件中含 顶层文件及各模块verilog
开发平台:Verilog | 大小:1710KB | 下载0次
poorcool 在 2020-01-11 15:07:48 上传
说明:SD卡的Verilog实现,包含modelsim10.6d的仿真文件。
开发平台:Verilog | 大小:90KB | 下载0次
poorcool 在 2020-01-11 15:04:24 上传
说明:并行CRC计算的Verilog实现,使用modelsim10.6d仿真。
开发平台:Verilog | 大小:58KB | 下载0次
poorcool 在 2020-01-11 14:51:42 上传
说明:fft 的Verilog实现,使用蝶形算法,包含仿真激励文件。
开发平台:Verilog | 大小:2604KB | 下载0次
sha66666666666666666 在 2020-01-11 03:58:07 上传
说明:pso tuned algorithm for image processing
开发平台:matlab | 大小:3KB | 下载0次
TiredBird 在 2020-01-10 23:31:51 上传
说明:基于DDS设计的函数发生器,可以产生正弦波、方波、三角波和锯齿波,其中所有波形的频率和幅度均可变,方波的占空比可以独立调节,并且可以通过串口实现这些改变。
开发平台:Verilog | 大小:13KB | 下载0次
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