XUsanshao 在 2021-04-22 16:03:30 上传
说明:node服务端调用mac原生app,实现与mac原生app通信
开发平台:JavaScript | 大小:28KB | 下载0次
hotkingkyjo 在 2021-04-22 15:44:27 上传
说明:基于VHDL的贪吃蛇游戏开发,包含时钟模块,控制模块,显示模块,音乐模块,计数模块
开发平台:Verilog | 大小:2KB | 下载0次
阿希hhh 在 2021-04-22 15:35:40 上传
说明:systemverilog写的一个farrow结构的滤波器
开发平台:VHDL | 大小:19KB | 下载0次
lianhekaifawang2021 在 2021-04-21 18:19:11 上传
说明:按键去抖动关键在于提取稳定的低电平状态,滤除前沿,后沿抖动毛刺。对于一个按键信号,可以用一个脉冲对它进行采样。如果连续三次采样为低电平,可以认为信号已经处于稳定状态,这是输出一个低电平按键信号。只要将三个D触发器连起来,将触发器的三个输出用或门连在一起就可以了。
开发平台:Verilog | 大小:9KB | 下载0次
在 2021-04-21 17:11:16 上传
说明:用modelsim实现2选1数据选择器的功能
开发平台:Verilog | 大小:123KB | 下载0次
在 2021-04-21 17:01:42 上传
说明:通过变成实现汽车尾灯的变化,不同的led灯亮代表不同的状态。
开发平台:Verilog | 大小:69KB | 下载0次
dimpu183 在 2021-04-21 16:35:37 上传
说明:these code are useful
开发平台:WINDOWS | 大小:482KB | 下载0次
alpaca_hhj 在 2021-04-21 14:40:05 上传
说明:mp3 基于FPGA解码 输出i2s协议
开发平台:Verilog | 大小:165KB | 下载0次
Whisky Liao 在 2021-04-21 13:46:05 上传
说明:AXI4 specification is an AMBA, Xilinx FPGA used this to communicate between cpu, ip core.
开发平台:Vivado | 大小:1174KB | 下载0次
mingming111222 在 2021-04-21 10:56:35 上传
说明:dma的verilog代码,包含dma相关例程
开发平台:VHDL | 大小:214KB | 下载0次
mingming111222 在 2021-04-21 10:55:32 上传
说明:sd卡的verilog代码,包含一些sd卡例程
开发平台:Others | 大小:7584KB | 下载0次
mingming111222 在 2021-04-21 10:50:53 上传
说明:ddr的fpga_project,内部包含工程文件
开发平台:VHDL | 大小:1089KB | 下载0次
willjason 在 2021-04-20 17:33:44 上传
说明:基于vhdl,实现8*8点阵的三种颜色的切换,操控
开发平台:VHDL | 大小:155KB | 下载0次
willjason 在 2021-04-20 17:31:34 上传
说明:基于vhdl,使用1Hz时钟,实现数码管1到7显示
开发平台:VHDL | 大小:112KB | 下载0次
willjason 在 2021-04-20 17:17:28 上传
说明:vhdl实现数码管从1到7逐个字显示,使用1M时钟
开发平台:VHDL | 大小:4KB | 下载0次
willjason 在 2021-04-20 17:10:13 上传
说明:基于vhdl语言,使用1M时钟做10分频
开发平台:VHDL | 大小:3KB | 下载0次
是大哥 在 2021-04-20 12:16:02 上传
说明:基础例程 led_twinkle.fit.summaryled_twinkle.flow led_twinkle.mapled_twinkle.map.smsgled_twinkle.map.summaryled_twinkle.pin led_twinkle.pofled_twinkleled_twinkle.qsfled_twinkle.qwsled_twinkle.simled_twinkle.sofled_twinkle.sta led_twinkle.sta.summaryled_twinkle.tan led_twinkle.tan.summaryled_twinkle led_twinkle.v.bakled_twinkle.vwf led twinkle assignment defaults.qdf
开发平台:VHDL | 大小:3121KB | 下载1次
minuto 在 2021-04-20 09:31:13 上传
说明:与ROM或RAM的按地址读写方式不同,FIFO的读写遵循“先进先出”的原则,即数据按顺序写入FIFO,先被写入的数据同样在读取的时候先被读出,所以FIFO存储器没有地址线。FIFO有一个写端口和一个读端口外部无需使用者控制地址,使用方便。
开发平台:Quartus II | 大小:1055KB | 下载1次
minuto 在 2021-04-20 09:27:00 上传
说明:状态机的每一个状态代表一个事件,从执行当前事件到执行另一事件我们称之为状态的跳转或状态的转移,我们需要做的就是执行该事件然后跳转到一下时间,这样我们的系统就“活”了,可以正常的运转起来了。
开发平台:Quartus II | 大小:327KB | 下载0次
minuto 在 2021-04-20 09:22:54 上传
说明:状态机简写为FSM(Finite?State?Machine),也称为同步有限状态机,我们一般简称为状态机,之所以说“同步”是因为状态机中所有的状态跳转都是在时钟的作用下进行的,而“有限”则是说状态的个数是有限的。状态机根据影响输出的原因分为两大类,即Moore?型状态机和Mealy型状态机,其共同点是:
开发平台:Quartus II | 大小:6232KB | 下载0次
minuto 在 2021-04-20 09:19:22 上传
说明:通用异步收发传输器,英文全称Universal asynchronous Receiver/Transmitter,简称UART。 UART是一种通用的数据通信协议,也是异步串行通信口总称,他在发送数据时将并行数据转化为串行数据来传输,在接收数据时将收到的串行数据转化为并行数据来传输。 包括RS232、RS499、RS423、RS422、和RS485等接口标准规范和总线规范。
开发平台:Quartus II | 大小:6962KB | 下载0次
锁千秋 在 2021-04-19 21:41:46 上传
说明:qpsk调制,vivado工程,经过验证没有bug,可以正常运行,经供参考
开发平台:Verilog | 大小:17845KB | 下载0次
ws008 在 2021-04-19 19:59:51 上传
说明:用systemverilog 写测试用例
开发平台:Halcon | 大小:3070KB | 下载0次
dataspacehu 在 2021-04-19 19:32:01 上传
说明:基于Spartan6的图像边缘检测,能够有效基于ov5640进行图像处理
开发平台:VHDL | 大小:2596KB | 下载0次
祁逸飞 在 2021-04-19 15:57:10 上传
说明:此项目(完全自己编写)是基于FPGA的多功能表决器实现,拥有设置表决通过比例(例如某董事会需百分之七十通过才通过)、设置表决总人数、模拟表决、屏幕显示结果等完备功能
开发平台:Verilog | 大小:4202KB | 下载0次
祁逸飞 在 2021-04-19 15:49:29 上传
说明:此项目(完全自己编写)是基于FPGA的测频功能实现,拥有自设发生频率、测试频率、频率显示等完备功能
开发平台:Verilog | 大小:4946KB | 下载0次
李嘉图277 在 2021-04-19 15:41:46 上传
说明:spi从机模块,可自定义系统时钟和传输时钟,代码采用下降沿接收,上升沿输出
开发平台:Verilog | 大小:1KB | 下载0次
李嘉图277 在 2021-04-19 15:40:15 上传
说明:spi主机模块,可自定义系统时钟和传输时钟,代码采用下降沿接收,上升沿输出
开发平台:Verilog | 大小:1KB | 下载0次
李嘉图277 在 2021-04-19 15:36:45 上传
说明:uart接收模块,系统时钟和波特率已设置为全局变量,方便修改。最高支持32位连发,460800波特率
开发平台:Verilog | 大小:1KB | 下载0次
李嘉图277 在 2021-04-19 15:36:07 上传
说明:uart发送模块,系统时钟和波特率已设置为全局变量,方便修改。最高支持32位连发,460800波特率
开发平台:Verilog | 大小:1KB | 下载0次
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