很疯狂 在 2018-05-25 21:22:33 上传
说明:用ISE软件编写程序语言,在FPGA开发板上使用键盘按键
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很疯狂 在 2018-05-25 21:13:09 上传
说明:用ISE编写程序语言,在FPGA开发板上实现流水灯。
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Ghz07 在 2018-05-25 18:16:51 上传
说明:mano computer code vhdl code and schematic
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卡ds塞 在 2018-05-25 09:38:06 上传
说明:基于FPGA开发板,简单建模创建自己的串口接收模块
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wa哈哈哈 在 2018-05-24 21:14:23 上传
说明:很经典的例程,适合初学者参考。分享给和我一样刚刚接触FPGA的人,一起学习,一起进步。
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AN1198 在 2018-05-24 17:58:30 上传
说明:详细介绍了在FPGA中如何把浮点数以定点整数的方式进行数据运算
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超38 在 2018-05-24 16:03:11 上传
说明:Verilog的sin,cos波形发生器
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2131131358 在 2018-05-24 15:50:39 上传
说明:38译码器原理图,仿真图文件,可直接在Quartus II中打开查看。
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李也 在 2018-05-24 14:39:24 上传
说明:一位十进制数码管计数的实验,本次实验利用了三个程序,一个是计数器,一个是分频器,一个是数码管显示。随着时钟的上升沿和下降沿计数器完成计数时,加入一个分频器,可以改变时钟的频率,让0-9的计数可以不会因为频率太快而能在开发板上显示。
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ZHANGIN 在 2018-05-24 11:36:39 上传
说明:三态门的verilog语言实现,应用此语言适合verilog初学者练习使用。
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yyfyyf123123 在 2018-05-24 11:33:22 上传
说明:五级流水线CPU,包含常用指令,可正常运行
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ZHANGIN 在 2018-05-24 11:30:11 上传
说明:carry_chains 这个verilog netlist是一个验证模型,它使用的模拟原语可能不代表设备的真正实现,但是netlist在功能上是正确的,不应该被修改。这个文件不能被合成,并且应该只与支持的模拟工具一起使用
开发平台:Verilog | 大小:10KB | 下载0次
zibowds 在 2018-05-24 11:00:28 上传
说明:verilg入门教材,平时也可做资料查阅
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HungEnter 在 2018-05-24 10:23:06 上传
说明:code arduino test atmega8
开发平台:Visual C++ | 大小:29KB | 下载0次
又有云 在 2018-05-23 20:58:44 上传
说明:fpga,蜂鸣器,控制,程序,quartus ii
开发平台:Verilog | 大小:720KB | 下载0次
无与伦比的 在 2018-05-23 16:37:31 上传
说明:基于fpga的电子琴设计,包含可编程分频器和音乐节拍发生器等多个模块
开发平台:VHDL | 大小:567KB | 下载0次
yueb111 在 2018-05-23 16:36:29 上传
说明:FPGA Verilog的135个经典设计实例
开发平台:VHDL | 大小:7102KB | 下载0次
yueb111 在 2018-05-23 16:28:42 上传
说明:黑金开发板 FPGA Verilog教程
开发平台:VHDL | 大小:19206KB | 下载0次
无与伦比的 在 2018-05-23 16:28:37 上传
说明:实现十字路口两个交通灯的功能,完整实验报告,含源代码
开发平台:VHDL | 大小:1132KB | 下载0次
无与伦比的 在 2018-05-23 16:24:24 上传
说明:实现4x4键盘阵列扫描,键入任意键盘,能通过七段数码管显示出来
开发平台:VHDL | 大小:352KB | 下载0次
无与伦比的 在 2018-05-23 16:21:04 上传
说明:实现8个七段数码管显示任意数字,完整实验报告,包括仿真和源代码
开发平台:VHDL | 大小:245KB | 下载0次
zhyuer 在 2018-05-23 15:17:12 上传
说明:cyclone iv 实现y=a*exp(bx)+c的一个拟合a和c的代码。输入为10组数据(32位浮点数)。
开发平台:Verilog | 大小:5KB | 下载0次
chinkwo 在 2018-05-23 09:41:44 上传
说明:xilinx官方给出的bayer图像转换成RGB图像数据Verilog程序
开发平台:Verilog | 大小:17KB | 下载0次
alan114 在 2018-05-23 09:27:38 上传
说明:3bDSM for PLL,which can achieve fractional divider ratio
开发平台:Verilog | 大小:10KB | 下载0次
Zgd007 在 2018-05-22 23:20:02 上传
说明:用Verilog写的SPI驱动,测试过可以正常通讯。测试的FPGA使用的是EP4CE15F23.供参考。如果使用中有问题,可以联系我。
开发平台:Quartus II | 大小:5317KB | 下载0次
shugenyin 在 2018-05-22 21:39:24 上传
说明:SD的读写测试,verilog hdl实现,SD卡的接口为SPI。
开发平台:Verilog | 大小:8103KB | 下载4次
yisuoyanyu96 在 2018-05-22 16:38:27 上传
说明:用verilog实现脉宽调制,包含时钟分频等
开发平台:Verilog | 大小:3KB | 下载2次
songyouth2 在 2018-05-22 16:20:01 上传
说明:实现rs232串口通信协议,波特率可调,亲测上板可用。
开发平台:Verilog | 大小:5486KB | 下载1次
就像在加州 在 2018-05-22 15:45:07 上传
说明:实现时钟分频,单脉冲,计数器,并显示数码管。锁定,按键增加
开发平台:Quartus II | 大小:2KB | 下载0次
Rora 在 2018-05-22 15:37:46 上传
说明:这是一个使用Vivado开发,使用Verilog编程实现,包含testbench和约束文件。
开发平台:Verilog | 大小:903KB | 下载0次
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