CAN_IP.rar - 这是CAN总线控制器的IP核，源码是由Verilog HDL编写的。其硬件结构与SJA1000类似，满足CAN2.0B协议。,2009-03-29 11:36:26,下载454次
2005-9-5-M8AY1EQBIPZD4SWW.rar - 介绍了一种采用硬件控制的自动数据采集系统的设计方法，包括数字系统自顶向下的设计思路、Verilog HDL对系统硬件的描述和状态机的设计以及MAX+PLUSII开发软件的仿真。设计结果表明：该采集系统具有很高的实用价值，极大地提高了系统的信号处理能力。,2008-05-21 15:19:30,下载22次
3DES_FPGA.rar - 介绍了3DES加密算法的原理并详尽描述了该算法的FPGA设计实现。采用了状态机和流水线技术，使得在面积和速度上达到最佳优化；添加了输入和输出接口的设计以增强该算法应用的灵活性。各模块均用硬件描述语言实现，最终下载到FPGA芯片Stratix EP1S25F780C5中。,2008-05-21 15:15:48,下载113次
Application_in_FPGA_design_of_Matlab_simulink.rar - 分析了MATLAB/Simulink 中DSP Builder 模块库在FPGA 设计中优点，
然后结合FSK 信号的产生原理，给出了如何利用DSP Builder 模块库建立FSK 信号发生器模
型，以及对FSK 信号发生器模型进行算法级仿真和生成VHDL 语言的方法，并在modelsim
中对FSK 信号发生器进行RTL 级仿真，最后介绍了在FPGA 芯片中实现FSK 信号发生器的设
计方法。,2008-05-21 15:01:33,下载87次
Video_and_mage_Processing.rar - The example design provides a framework for rapid development of
video and image processing designs using the library of parameterizable
MegaCore® functions available in the Altera Video and Image Processing
Suite.,2008-05-21 14:56:27,下载11次
Designing_Multirate_Filter_Systems_in_FPGAs_Using_ - Multirate filters provide a practical approach to designing and implementing finite response (FIR) filters with narrow spectral constraints. By changing the input data rate at one or more intermediate points the filter lengths and computational rates can be greatly reduced when compared to a standard single-rate filter implementation.,2008-05-21 14:47:48,下载40次