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viterbi.rar - 这是一个用VERILOG HDL语言编写的viterbi译码程序,2009-06-06 11:10:00,下载64次
conv_enc.rar - 这是一个用VERILOG HDL编写的卷积码程序,2009-06-06 11:08:52,下载45次
interleaver.rar - 这是一个用VHDL编写的交织器程序,使用交织器能够使干扰由突发变成随机化,2009-06-06 11:07:10,下载36次
tcm_enc.rar - 这是一个用VERILOG HDL 编写的TCM信道编码,2009-06-06 11:04:33,下载10次
rs_enc.rar - 这是一个用VHDL编写的RS信道编码程序,2009-06-06 11:02:07,下载8次
coder.zip - 这是用VHDL语言编写的3-8编码器,可以看到程序简单可行,2008-12-20 16:52:08,下载4次

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