flip_flop.rar - 使用verilog语言，在FPGA开发工具ISE上实现触发器功能。,2012-05-17 12:20:49,下载7次
comparator.zip - 使用verilog语言，在FPGA开发工具ISE上实现比较器功能。,2012-05-17 12:19:25,下载4次
addsub.zip - 使用verilog语言，在FPGA平台上实现加减法器功能。,2012-05-17 12:16:12,下载11次
mux2x2_1.zip - 使用verilog语言在FPGA平台上实现多路选择功能。,2012-05-17 12:13:25,下载3次
wahing-machine-VHDL-design.zip - 简易全自动洗衣机控制器。该控制器由两大状态A和B组成，每个状态分三个子状态，每个状态分别由选择A和选择B控制。其中A为步进选择按纽，每步跳转一个子状态、B也为步进选择按纽，但每步选择B中的所有组合中的一种。当启动时，时间序列控制器按已选的B类子状态顺序执行。,2012-05-17 12:04:34,下载14次