联合开发网
首页
搜索
登录
注册
上传
管理
搜索
留言
Pudn.com
> 用户
北隅
发消息
关注(
0
)
verilog hdl
FPGA verilog
积分
:241
上传文件
:1
下载次数
:1
注册日期
:2019-12-25 14:51:40
上传列表
:
TimeWait.zip
- 设计一个定时器,实现以下功能: 1)用数码管实现时、分、秒的显示。 2)能够手动输入倒计时时间 3)实现暂停功能 4)计时结束之后LED灯亮起。,2019-12-25 14:54:00,下载3次
近期下载
:
Verilog_Single_Cycle_CPU_check.zip
- 用verilog写的一个单周期cpu,用于计组实验
收藏
: