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SIP.zip - SIP通用代码，预留接口，4种模式全部测试完好，可以使用,2020-01-05 20:41:09,下载0次
RUN.rar - 利用OV5640采集实时实现实时视频数据传输，边缘检测程序BIN和BIT文件，利用HDMI实现输出,2020-01-05 20:36:20,下载1次
代码&约束.zip - 利用OV5640实现实时视频数据传输，边缘检测程序,2020-01-05 20:31:12,下载0次
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按键去毛刺，脉冲信号转换.rar - 按键消抖，利用延迟处理，增加状态机优化程序的时序，可在高数电路路中更改，达到时序,2020-01-05 19:51:18,下载0次
进制转换.zip - 进制转换，通用代码，选用底子换代码转换，优化效率，提高可用性,2020-01-05 19:47:01,下载0次

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GPS.rar - 本程序实现功能为接受GPS接收机时间信息，并编码形成IRIG-B时间码，同时跟设备总线通过485进行通信。包括原理图，单片机程序及CPLD程序。
B-decoder1.rar - IRIG-B码的解码以及数码管显示程序，且输出1PPS信号
SourceCount.rar - java代码统计小工具 统计项目中文件个数，代码行数，注释行数等信息
linecount3.6.3.rar - 计算代码中行数的软件，下载后直接解压既可以使用，把源代码直接拖到界面里使用
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IRIG-B.rar - 此文档为GPS模块应用文档 IRIG-B码对时文档
GPS-timing-of-IRIG-B.rar - 用GPS校时的IRIG-B(DC)时间码产生器设计,一个PDF文档
FPGA.rar - FPGA设计全流程：Modelsim>>Synplify.Pro>>ISE 第一章 Modelsim编译Xilinx库 第二章 调用Xilinx CORE-Generator 第三章 使用Synplify.Pro综合HDL和内核 第四章 综合后的项目执行 第五章 不同类型结构的仿真
libero-child.zip - libero template wordpress
FPGA设计全流程Modelsim+Synplify.Pro+ISE.rar - 介绍了FPGA的使用以及modelsim联合synplify工具的使用方法
Synplify_Pro_FPGA.rar - 基于 Synplify /Synplify Pro 的 FPGA 高级综合设计
Synplify_pro_user_guider.rar - 非常好的synplify pro综合教程
synplify_for_xilinx.zip - 英文资料，综合工具synplify 对xilinx的支持。英文不错的进
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synplify_ug.zip - Synplify user s guide，很好的synplify用户手册，对综合入门很有帮助。全英文，官方资料
Synplify_teaching.rar - synplify工具的教程，教你如何驾驭synplify
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data.rar - 综合工具synplify的使用资料,非常有用，我正在使用
AD9361 verilog_gw300-master.zip - AD9361 verilog_gw300-master
improved NCO.ZIP - this is pdf for the implementation of the improved NCO

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