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electrical lock.zip - 一个用Verilog写的电子锁工程,带testbench。,2018-04-17,下载1次
apb_uart_sv-pulpinov1.zip - SystemVerilog 写的APB总线接口的uart 代码,带testbench.,2018-04-17,下载1次
AHB RAM.zip - Verilog写的 AHB总线接口的SRAM代码,带Testbench。,2018-04-17,下载2次
aes-master.zip - Verilog写的AES加密解密代码,带testbench。,2018-04-17,下载5次
aes_octave.zip - python写的AES加密代码,2018-04-17,下载1次

近期下载
ahb2apb.zip - Verilog实现的AHB2APB bridge代码
CRC IP.zip - 本IP 实现 FPGA 的 CRC 计算功能, 数据位宽、生成多项式、初值、位序通过参数自由配置, 各 FPGA 厂家器件皆支持,设计简单,方便移植。CRC校验作为数据帧传输的通用校验手段,广泛应用于有线及无线数据通信系统,常用校验位为 16 位、 32 位,采用多项式除法实现计算过程,且可通过设定初始值,结果取反等方式调整校验结果。
crc32_parallel.rar - CRC 32bit parallel generator
FPGA-CNN-master.zip - fpga硬件实现cnn代码,学习可用。了解基本的深度学习概念和实现方法
Altera-SDRAM_controller-IP-CORE.rar - ALTRA官方提供的SDRAM的控制内核,VHDL和VERILOG版本都有,希望对大家有用
leon3-altera-ep2s60-sdr.rar - ahb sdram interface.arm cpu series,include controller
apb_uart.rar - 带apb接口的uart,带testbench,测试过,可以使用

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