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comiunicationmode.rar - 音频通信的一个例子,采用UDP方式传输,值得学习,,2019-04-03 00:04:36,下载0次
bor.rar - 通过GSM模块进行拨号的代码示例,在VC6 0下编译通过,2019-04-03 00:03:04,下载0次

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FPGA_bit_clock_data_recovery.rar - 基于FPGA的新型数据位同步时钟提取(CDR)实现方法
bit-catchingupFPGA.rar - 本文是在FPGA下,实现的有关接收机位同步电路文章,介绍了实现的方法等。
bit_synch.rar - 本人写的MSK解调位同步完整程序,基于QuartusII90环境,采用verilog语言编写,程序简练,可靠性高,而且暂用资源少,适合CPLD器件。文件包含仿真和说明,欢迎下载!
Synchronous.rar - 详细讲解了同步原理,包括载波同步、位同步、帧同步
Timing1111_Symcronization.rar - 使用Verilog编写的时间同步模块,解决位同步问题,ISE12.2下编译通过
Chapter1-5.rar - 第一章到第五章的代码 本书通过100多个模块实例,详细地讲解了Verilog HDL程序设计语言,全书共分13章,内容涉及VerilogHDL语言基本概念、建模、同步设计、异步设计、功能验证等,实例包括各种加法器/计数器、乘法器/除法器、编码器/译码器、状态机、SPIMaster Controller、I2C Master controller、CAN ProtocolController、Memory模块、JPEG图像压缩模块、加密模块、ATA控制器、8位RISC-CPU等及各个实例模块相应的Testbench,所举实例具有很强的实用性和代表性,每个实例均给出了介绍、功能分析、程序代码和结果演示。
SDR.rar - 直接序列扩频通信的Verilog仿真代码,在Quartus II中实现。
Bit_synchronization.rar - 这是一个位同步的FPGA完整代码,是用Verilog写的,其中包括分频、时钟、时钟提取等各模块以及顶层文件,做调制解调的朋友可以看看
PLLfpgapaper.rar - 实现数字锁相环的一篇论文,FPGA实现,用于位同步。
dpll.rar - 基于Verilog的数字锁相环。包括三个模块,数字鉴相器DPD、数字环路滤波器DLF、数控振荡器 DCO三部分构成
dpll.rar - dpll的verilog代码,完成数字锁相。用于时钟对准,位同步。

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