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fpga.zip - 中科院FPGA的课件！纯英文，比较简单，适合刚刚接触FPGA的小白！,2020-03-19 14:19:16,下载17次

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series_rxd_timing.rar - 接收异步串口数据，将数据写到接收fifo中，可设置超时来接收多字节数据，当设置超时时间内未出现数据，ready信号有效，表示接收完整数据包，可从fifo中读取数据。
FIFO.zip - 是用verilog HDL写的基于FIFO的串口发送机的设计，很详细的代码，很值得学习，已经验证通过
UART_FPGA.rar - 可以多波特率设置，奇偶校验可以设置，verilog编写，经过调试成功的串口模块
uart_trans.rar - 使用Verilog语言编写的多字节串口发送程序，可以同时发送56个字节。
uartverilog.zip - 实现FPGA多字节的稳定串口通信，改编自特权同学的FPGA代码

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