sh-1993 在 2017-07-12 10:11:42 上传
说明：数据压缩课程实践内容的实现
开发平台：JavaScript | 大小：2079KB | 下载0次
sh-1993 在 2023-05-24 21:10:09 上传
说明：“ScratchVHDL”的目的是将可编程逻辑设计融入儿童游戏。听起来雄心勃勃。
开发平台：JavaScript | 大小：37893KB | 下载0次
sh-1993 在 2017-11-28 12:49:26 上传
说明：备份我在大学里做的程序。
开发平台：C++ | 大小：4514KB | 下载0次
sh-1993 在 2022-05-20 14:54:20 上传
说明：使用FLI的Modelsim进程间通信
开发平台：C++ | 大小：790KB | 下载0次
sh-1993 在 2019-05-03 00:56:51 上传
说明：Zynq教学自由传统。
开发平台：C++ | 大小：23161KB | 下载1次
sh-1993 在 2020-07-14 16:45:56 上传
说明：这个知识库包含了我在本科第一阶段所学课程的一些作业的解决方案...
开发平台：C++ | 大小：57301KB | 下载0次
sh-1993 在 2020-10-13 20:22:20 上传
说明：可重构计算导论（使用片上可重构系统rSoC）
开发平台：C++ | 大小：140662KB | 下载0次
sh-1993 在 2018-11-06 04:29:52 上传
说明：这是Xilinx开发的基于仿真的VHDL代码，用于演示4位PN序列生成器。
开发平台：C++ | 大小：2469KB | 下载0次
sh-1993 在 2021-11-11 16:02:15 上传
说明：用于Tomasulo算法的MIPS CPU模拟器（pthread实现）
开发平台：C++ | 大小：2332KB | 下载0次
sh-1993 在 2022-05-08 16:11:21 上传
说明：用于我的FPGA板的非常简单的pci-express驱动程序
开发平台：Tcl | 大小：120KB | 下载0次
sh-1993 在 2020-07-25 20:59:29 上传
说明：一种测试IP，它从NoC接收数据包，增加其有效载荷，并将数据包发送回源
开发平台：Tcl | 大小：24KB | 下载0次
sh-1993 在 2021-06-11 12:29:35 上传
说明：一个使用Pynq-Z2进行音频（I2S AXI）和视频（HDMI）流水线的FPGA项目
开发平台：Tcl | 大小：52KB | 下载0次
sh-1993 在 2020-08-08 02:44:00 上传
说明：AXI主流接口的常数值
开发平台：Tcl | 大小：16KB | 下载0次
sh-1993 在 2020-08-07 18:08:31 上传
说明：Vivado IP将dip交换机连接到主AXI流媒体接口
开发平台：Tcl | 大小：17KB | 下载0次
sh-1993 在 2022-02-24 10:51:20 上传
说明：通过I2C配置音频编解码器WM8731
开发平台：Tcl | 大小：29KB | 下载0次
sh-1993 在 2021-01-02 14:15:18 上传
说明：用于Microsemi Libero SoC的TCL和VHDL游乐场
开发平台：Tcl | 大小：172KB | 下载0次
sh-1993 在 2022-01-17 08:07:15 上传
说明：Epanadiamorfosima VHDL代码与TB，，
开发平台：Tcl | 大小：7091KB | 下载0次
sh-1993 在 2020-08-07 12:21:41 上传
说明：Vivado IP，用于将LED连接到从属AXI流接口
开发平台：Tcl | 大小：16KB | 下载0次
sh-1993 在 2023-03-04 02:32:36 上传
说明：一个小型FPGA和APSoC项目的不同实现，用于逐字节测试串行闪存。刷新fpga-...
开发平台：Tcl | 大小：25722KB | 下载0次
sh-1993 在 2023-02-03 23:46:01 上传
说明：用于视频捕获和处理的FPGA模块的集合。
开发平台：Tcl | 大小：101KB | 下载0次
sh-1993 在 2021-03-01 11:03:13 上传
说明：FPGA带有Xilinx Vitis HLS、Vivado、Vitis和ZYNQ板。使用HLS，使用HLS的矩阵乘法器
开发平台：Tcl | 大小：4642KB | 下载0次
sh-1993 在 2022-01-03 12:57:08 上传
说明：作为超大规模集成电路课程的项目交付
开发平台：Tcl | 大小：13990KB | 下载0次
sh-1993 在 2020-02-15 04:40:03 上传
说明：生成VHDL文件的python脚本，描述硬件模块化缩减的步骤
开发平台：Python | 大小：17KB | 下载0次
sh-1993 在 2017-12-21 11:35:47 上传
说明：SublimeLinter插件，用于使用Modelsim vcom生成VHDL
开发平台：Python | 大小：5KB | 下载0次
sh-1993 在 2021-08-01 12:56:47 上传
说明：用于生成自定义ROM（只读存储器）的脚本
开发平台：Python | 大小：3KB | 下载0次
sh-1993 在 2020-02-11 13:32:12 上传
说明：一个简单的脚本，可用于快速生成要在VHDL测试台中实现的测试向量。
开发平台：Python | 大小：14KB | 下载0次
sh-1993 在 2023-05-31 01:18:53 上传
说明：这里将记录我所学的所有代码。
开发平台：Python | 大小：563144KB | 下载0次
sh-1993 在 2023-05-24 11:59:04 上传
说明：通过Modelsim进行交互式测试台运行。与画布指定集成。
开发平台：Python | 大小：113KB | 下载0次
sh-1993 在 2023-02-24 01:24:00 上传
说明：收集版本信息并导出为任何编程语言源文件，以便包含在编译中。
开发平台：Python | 大小：163KB | 下载0次
sh-1993 在 2020-05-13 12:51:32 上传
说明：用Python编写的简单VHDL测试台生成器（用于组合逻辑）
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