sh-1993 在 2023-10-18 15:40:12 上传
说明:用于数字电路设计的半加法器、全加法器和4位加法器的VHDL实现,
开发平台:VHDL | 大小:0KB | 下载0次
sh-1993 在 2023-10-17 11:23:03 上传
说明:Trabalhos,Projetos,Exercícios e aulas realizados em VHDL na cadeira de Fundamentos de sismas digitais,matéria do segundo符号。,
开发平台:VHDL | 大小:0KB | 下载0次
sh-1993 在 2023-10-17 09:46:48 上传
说明:在FPGA上模拟量子电路,
开发平台:Others | 大小:0KB | 下载0次
sh-1993 在 2023-10-11 15:01:37 上传
说明:在Vivado中为PS-PL数据交换创建自定义IP,
开发平台:VHDL | 大小:0KB | 下载4次
sh-1993 在 2023-10-13 07:06:10 上传
说明:带FPGA板的VHDL中的二进制加法器、减法器、乘法器、除法器。,
开发平台:VHDL | 大小:0KB | 下载0次
sh-1993 在 2023-10-09 06:59:49 上传
说明:FPGA代码拼写检查字典。,
开发平台:Others | 大小:0KB | 下载0次
sh-1993 在 2018-03-01 10:27:37 上传
说明:数字系统设计课程设计。,
开发平台:VHDL | 大小:0KB | 下载0次
sh-1993 在 2023-10-06 08:30:57 上传
说明:NDK的FPGA卡文件,
开发平台:VHDL | 大小:0KB | 下载0次
sh-1993 在 2023-10-06 15:20:49 上传
说明:上的博客文章中使用的源代码,
开发平台:VHDL | 大小:0KB | 下载0次
sh-1993 在 2023-10-05 21:36:02 上传
说明:HDLGen ChatGPT与ChatGPT-3.5 Chat接口协同工作,实现快速数字系统设计和测试规范捕获,以及VHDL和Verilog模型和测试台的自动生成,以及AMD Vivado和Intel Quartus Electronic design Automation(EDA)项目
开发平台:Python | 大小:0KB | 下载0次
sh-1993 在 2023-10-03 18:27:49 上传
说明:FPGA中用于图像处理的硬件加速器
开发平台:C++ | 大小:0KB | 下载0次
sh-1993 在 2023-10-01 15:01:37 上传
说明:杉木,,
开发平台:Python | 大小:0KB | 下载0次
sh-1993 在 2023-09-29 09:41:20 上传
说明:HDL,硬件和软件开发项目,用声音播放视频,并在播放过程中学习。,
开发平台:Others | 大小:0KB | 下载0次
sh-1993 在 2023-09-28 18:19:53 上传
说明:只是一堆我的基本代码,没什么用。,
开发平台:Python | 大小:0KB | 下载0次
sh-1993 在 2023-09-27 17:48:37 上传
说明:在一个古老的学校项目中,我试图使用VHDL在FPGA板上非常简化这个著名游戏的版本,
开发平台:VHDL | 大小:0KB | 下载0次
sh-1993 在 2021-08-03 13:10:23 上传
说明:Dionysios Diamantopoulos网络版
开发平台:JavaScript | 大小:0KB | 下载0次
sh-1993 在 2023-01-26 19:17:29 上传
说明:RCA-USB转换器原型
开发平台:Makefile | 大小:0KB | 下载0次
sh-1993 在 2023-03-16 10:55:55 上传
说明:B.Tech-CSE大学课程代码
开发平台:HTML | 大小:0KB | 下载0次
sh-1993 在 2021-09-25 21:00:12 上传
说明:这里是练习的语言
开发平台:Java | 大小:0KB | 下载0次
sh-1993 在 2023-09-26 19:23:45 上传
说明:Verilog中的直接数字合成,
开发平台:Verilog | 大小:0KB | 下载0次
sh-1993 在 2023-09-24 15:30:29 上传
说明:VHDL系统Verilog到Verilog.转换器,基于Yosys和插件ghdl-Yosys插件和synlig。,
开发平台:VHDL | 大小:0KB | 下载0次
sh-1993 在 2023-09-21 19:23:39 上传
说明:Verilog中的直接数字合成,
开发平台:Verilog | 大小:0KB | 下载0次
sh-1993 在 2023-09-18 20:12:30 上传
说明:全堆栈计算机,
开发平台:TypeScript | 大小:0KB | 下载0次
sh-1993 在 2021-02-23 09:43:52 上传
说明:VHDL游戏,通过创建有限状态机并实现RAM和ROM模块,在LED矩阵上显示增量随机序列...,
开发平台:VHDL | 大小:0KB | 下载0次
sh-1993 在 2023-09-11 17:34:00 上传
说明:VHDL测试台的网络协议库,
开发平台:VHDL | 大小:0KB | 下载0次
sh-1993 在 2023-09-10 22:22:33 上传
说明:取消EDA日志文件中的警告。,
开发平台:Python | 大小:0KB | 下载0次
sh-1993 在 2021-08-02 17:14:47 上传
说明:通过Quartus FPGA芯片组验证RTL设计,作者:David Shmailov和Aviram Lachmani,
开发平台:VHDL | 大小:0KB | 下载0次
sh-1993 在 2023-09-08 12:17:19 上传
说明:逻辑网络课程的最终项目-米兰理工大学,
开发平台:VHDL | 大小:0KB | 下载0次
sh-1993 在 2023-09-08 19:05:18 上传
说明:桶式换档器,,
开发平台:C++ | 大小:0KB | 下载0次
sh-1993 在 2023-09-08 17:53:01 上传
说明:用于编程VHDL和Verilog的HDL工具,
开发平台:Python | 大小:0KB | 下载0次