sh-1993 在 2015-05-25 14:26:46 上传
说明：2014-2计算机体系结构课程项目基础文件
开发平台：C | 大小：879KB | 下载0次
sh-1993 在 2016-06-03 09:46:05 上传
说明：用于在两个异步时钟域之间传输数据的异步FIFO
开发平台：Verilog | 大小：151KB | 下载0次
sh-1993 在 2021-12-13 20:59:15 上传
说明：通用VHDL模块的集合
开发平台：VHDL | 大小：49KB | 下载0次
sh-1993 在 2018-03-20 09:02:25 上传
说明：FPGA的异步FIFO
开发平台：VHDL | 大小：12KB | 下载0次
sh-1993 在 2023-03-20 11:01:45 上传
说明：用于测试Vivado提供的FIFO IP核不同配置的时序与逻辑,以供设计参考
开发平台：VHDL | 大小：32124KB | 下载4次
sh-1993 在 2022-10-31 21:05:52 上传
说明：我的IUT FPGA课程代码
开发平台：C | 大小：48363KB | 下载0次
sh-1993 在 2022-04-14 10:26:52 上传
说明：Cummings异步FIFO的FPGA实现
开发平台：SystemVerilog | 大小：8429KB | 下载0次
sh-1993 在 2020-04-02 02:51:46 上传
说明：数据结构的systemverilog实现：优先级队列、队列和堆栈
开发平台：SystemVerilog | 大小：4KB | 下载0次
sh-1993 在 2022-07-06 17:59:19 上传
说明：在Verilog系统Verilog中设计的基于寄存器和基于RAM的FIFO。
开发平台：SystemVerilog | 大小：7KB | 下载0次
sh-1993 在 2017-04-24 19:48:44 上传
说明：HDL（主要是Verilog）模块的合作手册
开发平台：Verilog | 大小：22KB | 下载0次
sh-1993 在 2021-08-17 06:51:24 上传
说明：FIFO实现，具有不同的读写时钟域。
开发平台：Verilog | 大小：4KB | 下载0次
sh-1993 在 2019-05-10 09:52:07 上传
说明：可综合Verilog源代码（DUT）、测试台和仿真结果。
开发平台：Verilog | 大小：3636KB | 下载0次
sh-1993 在 2023-03-26 18:12:52 上传
说明：用verilog编写的双时钟异步FIFO，用Icarus verilog测试
开发平台：Verilog | 大小：1015KB | 下载0次
sh-1993 在 2023-05-23 10:07:12 上传
说明：必须具有verilog系统verilog模块
开发平台：Verilog | 大小：98263KB | 下载0次
sh-1993 在 2021-03-05 11:52:33 上传
说明：FIFO（1816年的Clayton案例）货币跟踪算法的最简单实现。
开发平台：JavaScript | 大小：1808KB | 下载0次
sh-1993 在 2023-02-09 21:40:53 上传
说明：queds，用于管理所有金融资产的金融投资组合：股票交易、加密货币交易、银行对账单。。。而且...
开发平台：Python | 大小：4121KB | 下载0次
sh-1993 在 2023-05-14 01:34:58 上传
说明：jrsmq，一个用于Java的轻量级消息队列，不需要专用的队列服务器。只是一个Redis服务器。
开发平台：Java | 大小：81KB | 下载0次
sh-1993 在 2021-06-14 09:29:36 上传
说明：rsmq，Redis简单消息队列
开发平台：JavaScript | 大小：43KB | 下载0次
sh-1993 在 2022-10-11 17:23:04 上传
说明：invense imu、Arduino和CMake库，用于与Invense MPU-6500、MPU-9250和MPU-9255九轴imu通信。
开发平台：C++ | 大小：12477KB | 下载0次
safeplace 在 2021-04-13 15:53:38 上传
说明：上位机与FPGA之间通过串口进行通信，其中FPGA内部设计了一个可保存128字节的FIFO，FPGA从上位机接收到数据后，将数据保存在FIFO中，当满足发送条件时就把FIFO里面的数据读出来送到串口发送模块。
开发平台：Verilog | 大小：5041KB | 下载1次
LJY2016 在 2021-04-12 19:48:33 上传
说明：ip核fifo读写实验，上版调试没有问题自行修改
开发平台：Verilog | 大小：10489KB | 下载0次
xzren_123 在 2021-04-11 20:36:43 上传
说明：在FPGA或者数字IC前端设计中，经常会使用异步FIFO设计实现多bit数据的跨时钟域，但是FIFO的难点应该改是在于怎样判断FIFO的空/满状态以保证数据的安全性。为了在项目中保证FIFO数据正确的读写，不让FIFO出现读空或者写满的状态，除了保证FIFO的地址空间的大小，还需要利用read_empty、write_full保证数据安全。怎样判断FIFO的满/空就成了FIFO设计的核心问题。由于是连续变化的数据，因此可以使用格雷码实现不同时钟域下读写指针的传递，最终实现read_empty、write_full的控制。
开发平台：VHDL | 大小：54KB | 下载0次
6267516 在 2021-03-09 23:06:31 上传
说明：主要描述了fpga设计中的关键模块fifo模块的连接关系及输入输出
开发平台：Verilog | 大小：54KB | 下载0次
jamimu 在 2021-02-17 03:32:38 上传
说明：fifo
开发平台：Vivado | 大小：17577KB | 下载0次
零零001 在 2020-12-08 17:03:57 上传
说明：串口FIFO环形收发程序，应用于大批量的数据，希望帮助大家学习
开发平台：C/C++ | 大小：1222KB | 下载11次
anly_xll 在 2020-12-05 16:13:47 上传
说明：C语言 循环FIFO 的实现，FIFO大小可以自定义
开发平台：C/C++ | 大小：3KB | 下载4次
sogari 在 2020-09-25 20:34:17 上传
说明：FIFO system written by powerbuilder
开发平台：PowerBuilder | 大小：1818KB | 下载0次
洛汤基 在 2020-08-10 22:23:11 上传
说明：异步fifo的实现代码，使用格雷码，实现异步fifo的信号跳转，已经经过验证。
开发平台：Verilog | 大小：1KB | 下载0次
落北 在 2020-08-03 19:46:45 上传
说明：这是一个FIFO控制模块，基于quartus软件
开发平台：Verilog | 大小：35KB | 下载2次
hua7328 在 2020-07-15 09:07:05 上传
说明：数据采集传输，采用fifo方式，功能代码测试可用
开发平台：C/C++ | 大小：279KB | 下载0次